两次流片都对天线效应深恶痛绝,总是在最后画焊盘的时候出现,然后又要对版图进行不小的改动。结合切身体会,罗列一些解决方法和预防措施,以备不时之需。

About PAE

The antenna effect, more formally plasma induced gate oxide damage, is an effect that can potentially cause yield and reliability problems during the manufacture of MOS integrated circuits.
----From Wikipedia

天线效应(Process Antenna Effect,PAE)是在 MOS 集成电路加工制造中容易出现的 Effect,其不同于普通版图中的 DRC 规则,PAE 更多的受制于制造工艺;而且普通的 DRC 规则我们有些可以忽略跳过,但 PAE 在终版提交前一定要解决,至少可以在之后电路测试的时候排除是加工引起的芯片故障这一因素。

简单讲一下天线效应产生过程,芯片制造过程中,每一层金属或者掩膜都是一层一层制造然后堆叠起来。暴露的金属线或者多晶硅(polysilicon)等导体就像是一根根天线,会收集游离电荷导致电位升高。在制造中离子注入以及刻蚀会产生大量这种游离电荷,天线越长,收集的电荷也就越多,电压就越高。恰好这片导体碰巧只接了 MOS 的栅,就会在多晶硅栅下的薄氧化层形成 F-N 隧穿电流以此泄放电荷,如果电荷聚集较多,那么高电压产生大电流会损害栅氧化层,轻则损伤栅氧层影响阈值电压 Vt,严重的可能直接击穿使电路失效。尤其是随着工艺技术的发展,栅的尺寸越来越小,金属的层数越来越多,发生天线效应的可能性就越大。

Prevent PAE

通常在工艺的 DRC 规则中会有专门针对天线效应进行检测的 Rules,主要是检测与一块栅极区域相连的每一层的金属面积(包括 Metal 层以及 Via 层),其衡量指标即这两者面积比值,即通常说的 A.R. 规则(Antenna Ritio)

消除方法

总的来说,消除天线效应的方法比较固定,也是几种很常规的方法:

(1)高层走线:M1 层走信号,为避免长走线,先跳到 M2 或高层金属,再直接连接栅极。(这种方法需要注意连接栅极的高层金属面积也不能过大)----见图[a]
(2)向上跳线:和第一种方法类似,M1 层走信号,向上跳线到 M2 层再连接栅极。----见图[b]

上面两种方法在低层金属里出现 PAE 效应可以用来消除影响,其主要原理在于:切断当前金属层连接,转而使用高层面积小的金属连接,依靠工艺中加工完一层金属后会用洗剂洗去当前层静电的这一步骤来防止大量静电直接涌入栅极。所以上面两种方法不适合在最高层金属出现天线效应时使用,转而我们可以考虑另外的办法。

(3)保护二极管法:这种方法是需要额外添加原件,即通过给直接连接到栅的存在天线效应的金属层接上反偏二极管,形成一个电荷泄放回路(钳位),累积电荷就对栅氧构不成威胁,从而消除了天线效应。但是这种方法会额外引入二极管的寄生电容,会降低电路工作速度并增加系统功耗。----见图[c]
P.S:wiki上这图不太详细,最好是在信号对电源和信号对地直接都加上反偏二极管,原谅我的灵魂画图😥🙃

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(4)虚拟晶体管:类似于添加 Dummy 器件,增加栅面积,减小 AR Ritio,不过可能会引起电路布局变化,博主暂时没有尝试过。
(5)缓冲器法:对于上述方法都不能消除的长走线上的 PAE,可通过插入一级缓冲器做隔离,以此切断长线来消除天线效应。

预防措施

上述几种方法都是在版图验证的时候发现天线效应所运用的消除方法,根据两次流片的经验来看,其实有些问题可以在电路设计和画版图时加以考虑,降低出现天线效应的概率。

(1)栅极尽量都与有源区(OD层)连接,不要出现浮栅,保证栅极有良好的放电通路。
(2)除非考虑工作频率和减少寄生,慎重选择最高层金属。
(3)上述几种消除方法主要针对 Metal 层的天线效应,而 Via 层天线效应无法通过跳线法消除,所以在设计晶体管尺寸时尽可能避免最小尺寸管,很有可能你只打一个孔都会报 Error。(别问我怎么知道的😭)
(4)充分利用最后版图中填充的 MOS 二极管,尽可能减少寄生参数。